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    實(shí)驗(yàn)一:一位半加器

    發(fā)布人:xiaxue 時(shí)間:2023-10-07 來源:工程師 發(fā)布文章

    1. 實(shí)驗(yàn)?zāi)康?/p>

    • (1)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;
    • (2)通過實(shí)驗(yàn)理解基本門電路;
    • (3)掌握用Verilog HDL數(shù)據(jù)流方式描述電路的方法。
    2. 實(shí)驗(yàn)任務(wù)

    設(shè)計(jì)一個1位半加器電路,然后在實(shí)驗(yàn)板上實(shí)現(xiàn)自己設(shè)計(jì)的邏輯電路,并驗(yàn)證是否正確。

    3. 實(shí)驗(yàn)原理

    加法器是邏輯運(yùn)算電路中最基礎(chǔ)的組成單元。將如果不考慮有來自低位的進(jìn)位, 將兩個二進(jìn)制數(shù)相加, 稱為半加, 實(shí)現(xiàn)半加的電路叫做半加器。1位半加器每次對兩個1位的二級制數(shù)進(jìn)行相加。按照二進(jìn)制加法運(yùn)算規(guī)則, 可以得到如下表4-1所示的半加器真值表。

    sum = A’B + AB’ = A⊕B
    CO = AB

    4. 邏輯電路(使用與非門和異或門構(gòu)成)


    5. CircuitJS中驗(yàn)證6. Verilog HDL建模描述

    程序清單halfadder.v

      module halfadder (
        input A,                //第一個加數(shù)a
        input B,                //第二個加數(shù)b
        output sum,             //a與b的加和
        output co               //a與b的進(jìn)位
      );    xor (sum,   A,   B) ;     //門電路XOR (輸出, 輸入1, 輸入2) 
      and (co,   A,   B) ;      //門電路AND (輸出, 輸入1, 輸入2) 
      endmodule
    7. 實(shí)驗(yàn)流程
    1. 打開Lattice Diamond,建立工程。
    2. 新建Verilog HDL設(shè)計(jì)文件,并鍵入設(shè)計(jì)代碼。
    3. 綜合并分配管腳,將輸入信號(a與b)分配至撥碼開關(guān),將輸出信號sum,cout分配至板卡上的LED。分配管腳號:a/M7,b/M8,sum/N13,cout/M12
    4. 構(gòu)建并輸出編程文件,燒寫至FPGA的Flash之中。
    5. 撥動撥碼開關(guān),觀察輸出結(jié)果。


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